多功能数字钟设计--EDA实验报告

多功能数字钟设计--EDA实验报告

EDA (Ⅱ)多功能数字钟的设计

0710200247 zh 2010-5-25

实验报告

多功能数字钟设计--EDA实验报告

摘要:

本实验是设计一个多功能数字钟。根据实验要求设计了基本的二十四小时计时和整点报时电路，并且数码管部分采用了动态显示。同时根据提高部分要求，将一小时秒表的功能集成到了数字钟里。实验过程采用自顶向下的设计思想，大量采用了模块操作。

Summary:

The purpose of the EDA experiment is to design a multi-funtiondigital clock. It's according to the experiment request that the Ihave designed a 24 hours clock with the function telling time at alittle bit whole,and figurestube part adopt the dynamic statemanifestation.In the mean time to satisty the exalation of thecapability ,a stop-watch mold piece is integrated in the digitalclock.The thought of getting down from crest instructs the experimentprocess,whose feature is the adoption of the mold pieces.

关键词：

数字钟动态显示模块秒表 Key words：

Digital clock

dymanic state manifestation

mold pieces stop-watch

多功能数字钟设计--EDA实验报告

目录

设计要求说明

方案论证

各子模块原理图

调试及仿真

编程下载 总结

3 3 4 15 17 18

遇到问题及解决方法

实验体会

18 18

多功能数字钟设计--EDA实验报告

正文：

1、【设计要求说明】：

设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能： 1、能进行正常的时、分、秒计时功能；

2、分别由六个数码管显示时分秒的计时；

3、 K1是系统的清零开关（K1=1正常工作，K1=0时钟的分、秒全清零）； 4、 K2是计时/闹钟的校时开关（K2=0正常工作，K2=1时可以快速校分）； 5、 K3是计时/闹钟的校分开关（K3=0正常工作，K3=1时可以快速校分）； 6、 K4是系统的使能开关（K4=1正常工作，K4=0时钟保持不变）； 7、 定时闹表功能；

8、 K5是闹钟/计时显示切换开关（K5=0时显示计时，K5=1时显示闹钟定时

时间）；

9、 K6是闹钟使能开关（K6=1 闹钟正常工作，K6=0屏蔽闹钟功能）

10、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”,

59’55”,59’57” 时报时频率为500Hz,59’59”时报时频率为1KHz, ）；

2、【方案论证（整体电路的工作原理）】：

数字钟系统可以分为以下几大模块：脉冲发生电路模块，基本计时模块，动态译码显示模块，校分电路模块，报时电路模块，清零电路模块。根据实际数字钟的功能设计了闹钟模块，比较模块，数据选择显示模块。基本时钟电路的系统框图如图：

多功能数字钟设计--EDA实验报告

由于实验板上提供的是48MHZ 系统时钟信号，所以首先需要将系统时钟进行分频得到1HZ的时钟信号进行计时。设计原理是“计数器即是分频器”。计时电路采用了74160二进制BCD码计数器构成了模24 和模60 的计数器，进行时分秒的计时。译码显示电路采用的是动态显示的方案，动态显示使用数据选择器的分时复用功能，将任意多位数码管的显示驱动，由一个七段显示译码器来完成。由于本实验采用的BCD数码管是共阴电路，所以还需要一个同步时钟控制译码器产生片选信号，从而使六路BCD码信号能够通过一个译码器分别显示在不同的数码管上。报时电路是由简单的逻辑门电路组成的，根据要求通过计数器上的BCD 码数值来确定报时时间和报时频率。控制电路是通过实验板上的逻辑开关来实现输入的。由于本实验要求防抖动，设计时使用了D触发器，作为防抖开关使用。

3、【各子模块设计原理】 ①时钟脉冲发生电路模块

模块符号为：

为了便于实现秒表的计时功能和报时功能，时钟信号发生模块共输出1HZ，2HZ，500HZ，1KHZ的时钟信号，输入只有一个，就是系统时钟48MHZ。48MHZ通过模2、模6 、模8、模1K不同模块的自合可以得到不同的始终频率。

模2

多功能数字钟设计--EDA实验报告

模8

模6

模1000

例如：要得到1HZ的输出频率，将48MHZ依次进行：

clk1k

模8分频 模6分频 模1K分频 模1K分频 其中同时可得1KHZ的时钟输出，同理我们可以得到所需500HZ和2HZ：

多功能数字钟设计--EDA实验报告

②基本计时模块，保持清零模块，校时校分模块：

模块电路如下所示：

clr_input清零信号输入端，输入0有效

sw2是校时信号输入端 sw3是校分信号输入端

sw_5是计时与闹钟显示切换开关，输入1时显示计时

以下是该模块的具体构成：

计数器部分的基本构成是由模60，模60，模24的计数器级联构成。采用异步计数器方式，由秒计数器开始计数，其进位信号为59秒时 送入分计数器CLK,作为分计数器的脉冲输入，分计数器计数到59分时，而此时秒计数器也计到59

多功能数字钟设计--EDA实验报告

秒时作为时计数器的脉冲输入，时计数器开始计数。当时计数器计数到23后且总计数为23：59：59后，进位则从00：00：00重新计数。清零功能通过对 …… 此处隐藏：2120字，全部文档内容请下载后查看。喜欢就下载吧 ……