数字集成电路设计部分名词解释

1、 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。

2、建立时间：在时钟翻转之前数据输入必须有效的时间。

3、保持时间：在时钟边沿之后数据输入必须仍然有效的时间。

4、传播延时：输出端处在最坏情况下被复制到输出端Q的时间。

一个门的传播延时tp定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。tpLH定义为这个门的输出由低至高翻转的响应时间，而tpHL则为输出由高至低翻转的响应时间。传播延时tp定义为这两个时间的平均值：tp=（tpLH+tpHL）/2。

5、设计规则：定义设计规则的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的作用就是电路设计者和工艺工程师之间的接口，或者说他们之间的协议。设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。

6、饱和区：当VDS>VGS VTH时，被感应的电荷为0，而导电沟道消失或者说它已被夹断。称晶体管工作在饱和区。

7、速度饱和效应：当沿沟道的电场达到某一临界值时，载流子的速度将由于散射效应（即载流子间的碰撞）而趋于饱和。

8、本征电容（MOS结构电容，沟道电容，结电容）：

①MOS结构电容：栅电容Cg，覆盖电容（栅与源/漏间的寄生电容）

②沟道电容：栅至沟道的总电容CGC

③结电容：由反向偏置的S-B和D-B之间的pn结引起的

9、源漏穿通：当漏电压足够高时，源区与漏区甚至可以短路在一起，这称为“源漏穿通”，它可对器件造成永久性的破坏。

10、热载流子效应：由于器件的尺寸不断减小，但电源和工作电压并没有相应降低，其结果是电场强度提高，使电子速度增加，一旦它们速度足够高就会离开Si而遂穿到栅氧中。在栅氧中被俘获的电子将改变阈值电压。一般会增加NMOS的预阈值而减小PMOS的阈值。

11、时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。

12、逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描述。

13、噪声：在逻辑节点上不希望发生的电压和电流的变化。

14、噪声容限:为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NML和高电平噪声容限NMH来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固定阈值：

NML= VIL - VOL