基带板原理图设计文档

LTE上行接收技术研究

基带板原理图设计文档

1、 系统框图

根据与41所沟通，系统框图如下，基带板与RF、主控板、时序板、中频RX和中频TX板的连接关系如下，为了实现LTE基带处理的各种功能和与其他各个处理板的数据交换和接口需要，进行了基带板原理图设计。

2、 功能要求：

基带板要完成的功能包括：

协议软件的处理、物理层软件的处理、系统定时和对RF的控制数据处理。

为了完成这些内容，系统包含arm、dsp和fpga三个主要器件，其中ARM完成协议软件处理、DSP负责处理物理层软件中的部分内容、FPGA完成系统定时和物理层算法的部分内容。 3、 系统框图

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ARM:

完成操作系统及协议、应用等功能，其支持的借口比较丰富； 接口描述：

DRAM controller：DDR RAM；

SROM controller：FLASH，与DSP、FPGA共用，用于boot代码的存储；

FPGA上的RAM，预留，防止协议中有算法需要用硬件实现； 双端口RAM1，用于与DSP交换数据；

双端口RAM2，用于与41所应用板交换数据；

I2C：用于power、clk芯片的控制； I2S：用于codic和blue tooth； SPI：与FPGA间发送控制信息； UART：用于trace; USB：用于应用；

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GPIO：用于与FPGA和DSP之间产生硬件中断； JTAG：调试接口；

DSP:完成物理层流程及算法；

EMIFA：FLASH，与ARM、FPGA共用，用于boot代码的存储；

FPGA上的RAM，用于与FPGA数据交换； 双端口RAM1，用于与ARM交换数据；

DDR2：DDR RAM；

I2C：与FPGA相连，用于交换控制信息； McBSP0：用于CODIC

McBSP1：与FPGA相连，用于交换数据信息； Rapid IO：与FPGA相连，用于交换数据信息； GPIO：用于与FPGA和ARM之间产生硬件中断；

FPGA:完成系统定时、射频数据的接收及部分物理层算法；

PCI：用于与射频交换数据，需要确认。 4、时钟设计

LET要求的采样时钟：122.88MHz

ARM工作时钟：

12MHz，可以通过外部的晶振提供或外部的时钟提供； 27MHz，用于其中的某些模块，可以选择是否使能； 32.768KHz，看门狗时钟；

DSP工作时钟：

CLKIN1：33.3~66.6MHz 选50MHz CLKIN2：12.5~26.7MHz 选25MHz

EMIFCLK：160或200 MHz 选 200 MHz

SRIO CLK：125或156.25或312.5 MHz 选择 125MHz备156.25MHz

系统时钟为20MHz，通过TI的CDCE937产生DSP和ARM的输入时钟

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考虑到板子单独使用和与41所接口使用的情况： 单独使用安上述设置使用

与41所接口使用时，系统时钟由41所射频板提供，时钟为122.88MHz，经过CPLD分频后得到15.36MHz的时钟，再输出到CDCE946后产生相应的其他时钟，输入为：

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SRIO CLK：125或156.25或312.5 MHz 选择 125MHz 备156.25MHz

5电源设计

需求：

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6410

电源种类：1.2、1.8V、2.5V、3.3V

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Signal VDDALIVE VDDARM VDDINT VDDMPLL VDDAPLL VDDEPLL VDDOTG VDDOTGI VDDMMC VDDHI VDDLCD VDDPCM VDDEXT VDDSYS VDDUH VDDADC VDDDAC VDDRTC VDDM0 VDDSS VDDM1

I/O P P P P P P P P P P P P P P P P P P P P P

Description Internal power for alive block Internal power for ARM1176 core and cache Internal power for logic Power for MPLL core Power for APLL core Power for EPLL core Power for USB OTG PHY Internal power for USB OTG PHY IO power for SDMMC IO power for Host I/F IO power for LCD IO power for PCM (Audio I/F I2S, AC97) IO power for external I/F (UART, I2C, Camera I/F, etc.) IO power for system control. (Clock, reset, operation mode, JTAG, etc) Power for USB Host Power for ADC core and IO Power for DAC core and IO Power for RTC logic and IO IO power for Memory Port 0 IO power for ATA IO muxed in MEM0 port IO power for Memory Port 1

Voltage 1.2 1.1/1.2 1.2 1.2 1.2 1.2 3.3 1.2 1.8~3.3 1.8~3.3 1.8~3.3 1.8~3.3 1.8~3.3 1.8~3.3 3.3 3.3 3.3 1.8~3.0 1.8~3.3 1.8~3.3 1.8/2.5

推荐值

选择值 1.2 1.2 1.2 1.2 1.2 1.2 3.3 1.2 3.3 3.3 3.3 3.3 3.3 3.3 3.3 3.3 3.3 2.5 3.3 3.3 1.8

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6455

电源种类：1.2v、1.8v、3.3v

FPGA

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VCCINT VCCO

1.0

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电源选择：

FPGA：

DSP、ARM

6、FPGA模式选择：

我们系统中选择JTAG或Slave SelectMAP，所以M2固定为高，M[1:0]为01则为JTAG，为10即为Slave SelectMAP，为11则为slave serial

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Slave SelectMAP模式下：

可以设置为DSP boot 还是arm boot， 需要的信号：

CCLK： 写使能 CS_B： 片选 RDWR_B：

GPIO

slave serial模式下：

可以设置为DSP boot 还是arm boot，

CCLK： GPIO D_IN： GPIO

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LTE上行接收技术研究

7、DSP 设置：AEA19/BOOTMODE3 AEA18/BOOTMODE2 AEA17/BOOTMODE1 AEA16/BOOTMODE0

设置

AEA15/AECLKIN_SEL

0

AEA14/HPI_WIDTH

1

AEA13/LENDIAN

设置 1

AEA12/UTOPIA_EN

Boot模式： 0000 - No boot (default mode) 0001 - Host boot (HPI) 0010 -Reserved 0011 - Reserved 0100 - EMIFA 8-bit ROM boot 0101 - Master I2C boot 0110 - Slave I2C boot 0111 - Host boot (PCI) 1000 thru 1111 - Serial Rapid I/O boot configurations EMIFA 输入时钟选择 0 - AECLKIN (default mode) 1 - SYSCLK4 (CPU/x) Clock Rate. The SYSCL …… 此处隐藏：4089字，全部文档内容请下载后查看。喜欢就下载吧 ……