杭电计组实验5-存储器设计实验

杭电计组实验5-存储器设计实验

杭州电子科技大学计算机学院

实验报告

实验项目：

课程名称：计算机组成原理与系统结构设计

姓名： 学号： 同组姓名： 学号： 实验位置（机号）：

实验日期： 指导教师：

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(9)在工程管理区将 View 类型设置成 Simulation,在任意位置右击，选择 New Source 命 令，选择 Verilog Test Fixture 选项。点击 Next,点击 Finish,完成。编写仿真代码，观察仿 真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。 (10)由于实验五并未链接实验板，所以后面的链接实验板的步骤此处没有。

操作 过程 及结 果

一，操作过程 实验过程和描述： Module jicunchu(R_Addr_A,R_Addr_B,Clk,W_Addr,W_Data,R_Data_A,R_Data_B,Reset,Write_reg ,w ea,addr,douta ); input Clk; input Reset; input [4:0]R_Addr_A; input [4:0]R_Addr_B; input [4:0]W_Addr; output [31:0]R_Data_A; output [31:0]R_Data_B; input [31:0]W_Data; input wire Write_reg; input wire wea; input [7:2]addr; output [31:0]douta; jicunqidui FA0( .R_Addr_A(R_Addr_A), .R_Addr_B(R_Addr_B), .Clk(Clk), .W_Addr(W_Addr), .W_Data(W_Data), .Reset(Reset), .R_Data_A(R_Data_A), .R_Data_B(R_Data_B), .Write_reg(Write_reg)); ram FA1( .wea(wea),

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.addr(addr[7:2]), .dina(R_Data_A), .douta(douta), .clk(Clk)); endmodule module jicunqidui(R_Addr_A,R_Addr_B,Clk,W_Addr,W_Data,R_Data_A,R_Data_B,Reset,Write_reg); input Clk,Reset; input wire Write_reg; input wire[4:0]R_Addr_A; input wire[4:0]W_Addr; input wire[4:0]R_Addr_B; input wire[32:0]W_Data; reg [31:0]REG_Files[31:0]; output wire[0:31]R_Data_A; output wire[0:31]R_Data_B; integer i=0; always@(posedge Clk or posedge Reset) begin if(Reset) begin for(i=0;i<=31;i=i+1) REG_Files[i]<=32'b0; end else begin if(Write_reg) REG_Files[W_Addr]<=W_Data; end end assign R_Data_A=REG_Files[R_Addr_A]; assign R_Data_B=REG_Files[R_Addr_B]; endmodule module ram(clk,wea,addr,dina,douta); input clk; input [0:0]wea; input [7:2]addr; input [31:0]dina; output [31:0]douta; RAM_B your_instance_name (

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.clka(clk), // input clka .wea(wea), // input [0 : 0] wea .addra(addr[7:2]), // input [5 : 0] addra .dina(dina), // input [31 : 0] dina .douta(douta) // output [31 : 0] douta ); endmodule

仿真代码 Jicunchu 的仿真 module text2; // Inputs reg [4:0] R_Addr_A; reg [4:0] R_Addr_B; reg Clk; reg [4:0] W_Addr; reg [31:0] W_Data; reg Reset; reg Write_reg; reg wea; reg [7:2] addr; // Outputs wire [31:0] R_Data_A; wire [31:0] R_Data_B; wire [31:0] douta; // Instantiate the Unit Under Test (UUT) jicunchu uut ( .R_Addr_A(R_Addr_A), .R_Addr_B(R_Addr_B), .Clk(Clk), .W_Addr(W_Addr), .W_Data(W_Data), .R_Data_A(R_Data_A), .R_Data_B(R_Data_B), .Reset(Reset), .Write_reg(Write_reg), .wea(wea), .addr(addr[7:2]), .douta(douta)

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); initial begin // Initialize Inputs R_Addr_A = 0; R_Addr_B = 0; Clk = 0; W_Addr = 0; W_Data = 0; Reset = 1; Write_reg = 0; wea = 0; addr = 0; // Wait 100 ns for global reset to finish // Add stimulus here #100; Reset = 0; Clk = 0; #100; W_Addr =5'b11011; W_Data = 32'b 11111111110001111111111101101111; Write_reg = 1; Clk=0; #50; Clk=1; #100; R_Addr_A = 5'b

11011; R_Addr_B = 0; Clk = 0; Write_reg = 0; #100; R_Addr_A = 5'b11011; Write_reg=0; Clk = 0; W_Addr = 0; W_Data = 0; #10; Clk=0; wea = 1; addr =8'b00110100; #10; Clk=1;

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#100; wea = 0; addr =8'b00110100; #100; Clk=0; #10; Clk=1; end Endmodule RAM 的仿真 module text3; // Inputs reg clk; reg [0:0] wea; reg [7:2] addr; reg [31:0] dina; // Outputs wire [31:0] douta; // Instantiate the Unit Under Test (UUT) ram uut ( .clk(clk), .wea(wea), .addr(addr[7:2]), .dina(dina), .douta(douta) ); initial begin // Initialize Inputs clk = 0; wea = 0; addr = 0; dina = 0; // Wait 100 ns for global reset to finish #100; // Add stimulus here clk = 0;

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wea = 0; addr = 6'b000001; dina = 32'b 11111111110001111111111101101111; #100; clk = 1; wea = 0; addr = 6'b000001; dina = 32'b 11111111110001111111111101101111; #100; clk = 0; wea = 1; addr = 6'b000001; dina = 32'b 11111111110001111111111101101111; #100; clk = 1; wea = 1; addr = 6'b000001; dina = 32'b 11111111110001111111111101101111; end endmodule

RTL 图

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二、结果

思考题： (3)设计实现一个 ROM,常规存储器是单端口存储器，每次只接收一个地址，访问一个 存储单元，从中读取或写入一个字节或字。主存储器是信息交换的中心，一方面 CPU 频 繁地与主存交换信息，另一方面外设也较频繁地与主存交换信息，而单端口存储器每次只 能接受一个访存者，或是读或是写，这就影响到存储器的整体工作速度。 双端口存储器具有两个彼此独立的读写口，每个读写口都有一套自己的地址寄存器和译 码电路，可以并行地独立工作。两个读写口可以按各自接收的地址同时读出或写入，或一

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个写入而另一个读出。与两个独立的存储器不同，两个读写口的访存空间相同，可以访问 同一个存储单元。通常使双端口存储器的一个读写口面向 CPU,另一个读写口则面向外设 或输入输出处理机

实验 体会

通过本次实验熟练掌握 ISE 软件，并运用该软件设计存储器，了解了存储器的结构设计 和工作原理，并实现在 ISE 中生成 Memory IP 核。调用了生成的存储器模块，并在理解的 基础上自己设 …… 此处隐藏：2443字，全部文档内容请下载后查看。喜欢就下载吧 ……