EDA复习及考试大纲

EDA技术 复习及考试大纲电子工程系

内容第1章 概述 第2章 基本逻辑电路的VHDL描述

题型一、选择题(十题) 20分 二、VHDL程序改错 (一题) 10 分

三、简答题(三题) 20 分四、综合题(四题) 50 分

复习要点

EDA技术中的英文专业术语 EDA CPLD FPGA ASIC SoC HDL VHDL

复习要点

设计准备 设计输入●原理图 ●硬件语言

EDA开发流程

功能仿真设计校验 时序仿真 器件测试 器件验证

设计处理●优化 ●分割 ●综合 ●布局 ●适配 ●布线

器件编程 设计完成

复习要点

数据类型 INTERGER,BOOLEAN,BIT,STD_LOGIC,STD_LOGIC_VECTOR,

标识符 信号 变量信号SIGNAL 变量VARIABLE 用于作为进程中局部数据存 储单元 只能在所定义的进程中使用

基本用法 适用范围

用于作为电路中的信号连线 在整个结构体内的任何地方都 能适用

行为特性

在进程的最后才对信号赋值

立即赋值

复习要点

不完整条件语句与时序电路IF s = '0' THEN y <= a ;

END IF;

完整条件语句与组合电路IF s = '0' THEN y <= a ; ELSE y <= b ; END IF;

复习要点

实现时序电路的VHDL不同表述PROCESS (clk,clr) BEGIN IF clr=‘0’ THEN q<=‘0’; ELSIF clk'EVENT AND clk = '1' THEN q <= d ; END IF; END PROCESS ;

PROCESS (clk,clr) BEGIN IF clk'EVENT AND clk = '1' THEN IF clr=‘0’ THEN q<=‘0’; ELSE q <= d ; END IF; END IF; END PROCESS ;

Moore型和Mealy型状态机

复习要点

VHDL程序改错

程序1:Signal A, EN : std_logic; Process (A, EN) Variable B : std_logic; Begin if EN = 1 then end process; B <= A; end if;

程序2: Architecture one of sample is variable a, b, c : integer;

beginc <= a + b; end;

复习要点

实体描述及其对应的原理图符号元件ENTITY AA IS PORT ( a: IN std_logic; b: IN std_logic; c: IN std_logic; d: OUT std_logic; e: OUT std_logic); END AA;

复习要点

端口模式IN、OUT、INOUT和BUFFER的说明

IN

OUT

INOUT

BUFFER

复习要点

VHDL设计文件与其相应的RTL图

复习要点

用CASE语句设计电路

CASE <表达式> IS

When <选择值或标识符> => <顺序语句>; ... ; <顺序语句> ;When <选择值或标识符> => <顺序语句>; ... ; <顺序语句> ; ...

WHEN OTHERS => <顺序语句>;END CASE ;

复习要点

编码器和译码器的描述

seg7 d3 d2 d1

encodea b d[9..0 c ] y[3..0 d e ] f g f

a b g e d c

d0

复习题1.下图所示的是7段显示译码器，其功能如表1所示，用WHEN/ELSE语句完成此电路的VHDL程序。(10分)

表1 7段显示译码器的功能表

a3 0 0 0 0 0 0 0 0 1 1

输入 输出 a2 a1 a0 y6 y5 y4 y3 y2 y1 y0 0 0 0 1 1 1 1 1 1 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 1 0 0 1 1 0 0 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1

复习题

根据电路图写出VHDL文件。

CLR

CLR

CLR