EDA实验报告1_8位全加器

EDA技术与应用实验报告

2. 利用 1 位全加器进行 8 位全加器的设计 <1> 新 建 文 件 夹 adder_8bit , 作 为 顶 层 文 件 的 目 录 ， 将 底 层 文 件 h_adder.bdf 、 f_adder.bdf 拷 贝 到 此 目 录 下 。 新 建 一 个 初 始 原 理 图 adder_8bit.bdf,并为其创建 project,将三个设计文件加入工程。 <2>在原理图编辑窗口，调入元件 f_adder.bsf,连接线路，对引脚命名， 完成对 8 位全加器的设计。

<3>选择芯片 EP1K100QC208-3,引脚锁定并再次编译，编程下载，分析实 验结果。 实验二 1.设计 1 位全加器 <1>分别新建子文件夹，用来保存底层文件或门 or2a.VHDL、半加器 h_adder.VHDL 的设计,并分别建立相应的 project, 进行编译、 综合、 适配、 仿真，确保无 error(详见 P72) 。 <2> 建 立 文 件 夹 f_adder , 新 建 f_adder.VHDL, 将 or2a.VHDL 、 h_adder.VHDL 拷贝到此目录中，创建 project,包括此三个设计文件，在 初始 VHDL 文本输入窗口中， 利用元件例化语句完成对 1 位全加器的设计 (详 见 P75) 。 2.利用 1 位全加器进行 8 位全加器的设计 <1>新建顶层文件夹 f_adder_8bit,将以上三个底层文件拷贝到此目录， 重复步骤 1_<2>,对 8 位全加器进行编译、仿真、引脚锁定并编程下载。

实验 结果 及分 析

<1>以上两个时序仿真图分别为原理图输入法和 vhdl 文本输入法的时序仿 真结果，可以看出，符合

8 位全加器设计的预期结果。 <2>在硬件测试上，按引脚设置，可选上图一组数据进行验证，8 位相加的 和由数码管 SEG1 输出，进位信号由数码管 SEG2 输出，实验结果吻合。

实验 过程 中所 遇到 的问 题及 相应 的解 决方 法

<1>引脚锁定的时候由于目标芯片没有选择正确，出现错误，重新选择过后 引脚可以正常锁定。 <2>重编译下载后 LED 灯没有显示，按下 a[7..0]、b[7..0]所对应的 LED 灯也不亮，经反复检查 vhdl 文件，重新编译仿真，也不见哪里有错误，但 LED 灯还是不亮。后来向同学老师请教后方才发现，可编译下载的是 pof 文 件， 但编译过程只生成 sof 文件， 而没有 pof。 结果按如下设置 Assignments -> Settings -> Device -> Device and Pin Options -> Configuration 中，将 Use configuration device 改为 EPC4 后，即可生成 pof 下载文件。 至于原因，个人认为是在适配过程中，综合器产生的网表文件必须通过指定 的适配器，才能产生相应格式的下载文件。而我们对文件综合的时候，配置 器件即 Use configuration device 一项，一般选择 Auto,以便于自动选 择相应的适配器。然而实验过程中使用的实验箱没有完成自动选择的工作， 导致无 pof 格式的文件生成。换过几个实验箱后，问题得以解决。

附录 (原 理图 或 VHDL 代码)