基于FPGA的LCD&VGA控制器设计(2)

时间：2025-07-15

基于FPGA的LCD&VGA控制器设计

寸、9""D9""分辨率彩色液晶显示模块，!)位数字4E.输入。两个帧存1和.采用F-2公司的C#/)!)高速异步静态41*，系统采用两个帧存轮流操作的方法：当

序查找表的输入时钟由行同步脉冲提供。用查找表形成时序的方法存在体积大、计算烦琐的缺点。随着大规模逻辑芯片的出现，利用编程逻辑方法产生行场扫描时序是一个发展方向。这种方法具有电路简单、功能强、修改方便、可靠性高等优点。图5为’&-控制器的框图。

-07向其中一个帧存写象素时，由G7E1构成的帧存控

制器将另一个帧存中的象素顺序读出送给1*’&-，反之亦然。图形显示系统通过F-2公司的C#/")双口

41*接收主机的显示信息。图#中的帧存控制器和视

频控制器由HA;A?I公司的0JKLMK?FF芯片H&!0>"实现。

!"#$%&’显示模块

如图#所示，美国(NLLO公司提供的(-*C#"全彩色液晶显示模块接口信号主要有如下几组：5个P位

4E.数字信号、行同步信号、场同步信号、数据使能信号-1213$%和点时钟输入-&’(。

根据1*’&-数据手册所要求的时序，确定扫描时序和相应的时序参数如图!所示。一般，图形终端显示器扫描制式与广播电视的标准有点不同，须根据显示模块所提供的时间要求来确定扫描时序，其中的行场同步的前后肩，可以根据需要进行微调，一般为了防止每行的第一个象素丢失，要求行同步的后肩&与行同步脉冲宽.尽量相等。图!中的点时钟为!"*+,，行周期为9>"个时钟周期，场周期为9#>个行周期R场频为>"+,S。

图51*’&-控制器框图

在本设计中，点时钟-&’(由处理器-07的系统时钟)"*+,经数字锁相环二分频得到。点时钟驱动行时序生成器，产生图!所示的行同步信号行消隐信号。为避免毛刺，控制器设计采用同步设计方法，如图5所示，行同步信号通过一个微分电路，产生一个点时钟周期宽的场时序生成器使能信号。在使能信号有效时，场时序生成器开始计数，并产生场同步信号

时间参数单位时间参数单位

1.&-$

95"!"!"9""#"

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67840

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2;A?B2;A?B2;A?B2;A?B2;A?B

和场消隐信号。行消隐信号和场消隐信号

该数据使能信相与后即为数据使能信号-1213$%。

号作为产生帧存地址计数器的计数使能，以保证-1T

将象素送给1*’&-显示。在-&’(213$%信号为高时，

的上升沿，帧存地址计数器加一，帧存041*经过一段延时后，象素数据出现在总线上。在-&’(的下降沿1*’&-将数据读入。该’&-控制器的设计方法很容易用于/E1视频接口。在/E1接口电路的设计中，不需