第一章 导线

1. 集成电路的导线已经形成复杂的几何形体,引起电容、电阻和电感等寄生参数

效应。

会使传播延时增加，性能下降

会影响功率和能耗的分布

会引起额外的噪声来源，影响电路的可靠性

2.

该电路只有一个输入点(s)

所有的电容都在某个节点与地之间

该电路不包括任何电阻回路（形成树结构）

路径电阻：从源节点s到任何节点i之间存在唯一的电阻路径，其总电阻称为路径电阻Rii。

Rii Rj (Rj [path(s i)])

j 1i

共享路径电阻表示从个节点到i及k两个节点的路径中共享部分的总电阻Rik。

Rik Rj (Rj [path(s i) path(s k)])

j 1i

艾尔默(Elmore)延时：

Di CiRik

k 1N

无分支RC链，即梯形链的艾尔默延时：用路径电阻替换共享路径电阻 DN CiRii

i 1N

3. 导线RC延时模型

理想导线：没有任何附加参数或寄生元件的简单连线。导线一端的变化会立刻传递到另一端；导线是一个等势区。

集总式RC模型：导线的电阻部分很小，并且开关频率在低至中间范围；把分布的电容集总为单个电容。 RC

分布式RC模型：导线寄生参数沿导线长度分布；导线寄生参数沿导线长度分布。 DNRCrcL2 22

T2，T3，Pi3模型的延时

第二章 CMOS反相器

1. 1) 输出摆幅等于电源电压即高电平为VDD，低电平为GND，

噪声容限大；

2) 逻辑电平与器件尺寸无关，所以晶体管可以采用最小尺寸，

属于无比例逻辑；

3) 稳态时输出与VDD或者GND之间总存在一条有限的电阻通

路；

4) 输入阻抗很高，理论上，单个反相器可以驱动无数个门；

5) 稳态时候，电源和地之间没有直接的通路，没有电流存在

（忽略漏电流），即该门电路不消耗任何静态功耗。

2.

VM : 定义为Vin Vout 的点（PMOS和NMOS都处rVDD，开关阈值取决于r，它是PMOS与NMOS1 r

的相对驱动强度比。VM相对与器件尺寸比值不敏感。增大Wp和于饱和区）。VM

Wn使VM分别移向VDD和GND。

噪声容限：已知VIH 和VIL是dVout 1 时的点，噪声容限dVin

NMH 和NML定义为NMH VDD VIH ，NML VIL GND。

器件参数对VTC的影响：

1) 工艺的不确定引起开关阈值的平移，好PMOS差NMOS右移，

好NMOS差PMOS左移。

2) 降低电源电压，工作在亚阈值。

3. CMOS反相器动态特性

栅漏电容Cgd12 ：引起瞬态响应的输出过冲。

负载电容CL ：由内部扩散电容Cdb1 Cdb2、互连线电容Cw 和扇出电容Cg3 Cg4三部分组成。 反相器的延时分析：如何减小传播延时

tpHL 0.693CVCV 0.59 '4IDSTn(W/L)nknVDSATn(VDD VTn VDSATn/2)

1) CL2) 应）

3)

反相器尺寸选择：

tp tp0(1 Cext) SCiref

tp0 0.69ReqCint

反相器的本征延时与门的尺寸无关；无负载时，增加门的尺寸不能减少延时；有负载时，S很大时反相器延时趋于本征延时时，增大

尺寸便不会有什么改善。

第三章 静态CMOS组合逻辑

1. 上拉网络PUN和下拉网络PDN：PDN由NMOS构成；PUN由

PMOS构成。因为NMOS产生“强0”而PMOS器件产生“强1” NMOS串联相当于“与”逻辑，PMOS串联相当于“或”逻辑；

NMOS并联相当于“或”逻辑，PMOS并联相当于“与”逻辑。

NAND：两个PMOS并连，与两个NMOS串连互补；

NOR：两个PMOS串连，与两个NMOS并连互补；

OR：NOR后接INVERTER

2. 复合门设计

关于扇入：传播延时在最坏的情况下与扇入数的平方成正比

大扇入时的设计技巧：

1) 调整晶体管尺寸；只有当负载以扇出电容为主时，才有

效果。逐级加大晶体管尺寸：距输出越近，晶体管尺寸

越小。

2) 重新排晶体管的顺序，使关键路径靠近输出端。

3) 重构逻辑结构，变换逻辑方程的形式，降低对扇入的要

求，从而减少门延时

4) 在输出端和负载之间插入缓冲链。

3.

目的：减少实现一个给定逻辑功能所需要的晶体管数目，但经

常以降低稳定性和付出额外功耗为代价。

4.

静态逻辑：互补NMOS下拉管，交叉连接PMOS上拉管；

负载：仅一个PMOS管，具有伪NMOS 优点；

差分型：同时要求正反输入，面积大，但在要求互补输出或两

个下拉网络能共享时比较有利；

DCVSL比通常的CMOS逻辑慢（因Latch 反馈作用有滞后现象，

但在特定情况下很快，例如存储器纠错逻辑的XOR 门）；

无静态功耗，但有较大的翻转过渡（Cross-over）电流。

5.

传输管逻辑实现的AND

门，需要较少的晶体管实现给定的功能

通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的

晶体管数目。

第四章 动态CMOS组合逻辑

1.

动态逻辑门的工作可以分为两个主要阶段：预充电和求值，处于何种工

作模式由时钟信号CLK决定。

预充电：当CLK=0时输出节点out被PMOS管Mp预充电值VDD，

NMOS求值管Me关断，下拉路径不工作。

求值：当CLK=1时预充电管Mp关断，求值管Me导通求值。

2.

1) 逻辑功能仅由PDN实现（紧凑），晶体管数目是N+2（静态

CMOS需2N个晶体管），输入电容与伪NMOS逻辑相同

2) 全摆幅输出(VOL = GND 及VOH = VDD)

3) 无比逻辑– …… 此处隐藏：3674字，全部文档内容请下载后查看。喜欢就下载吧 ……