静态时序分析(Static Timing Analysis)

静态时序分析(Static Timing Analysis)

静态时序分析潘伟涛

静态时序分析(Static Timing Analysis)

主要内容 What is STA? Why STA? What STA do? When STA? How to do STA?

静态时序分析(Static Timing Analysis)

STA的概念静态时序分析简称STA(Static Timing Analysis),是一种针对大规模门级电路进行时序验证的有效方法。它只需要根据电路网表的拓扑，就可以检查电路设计中所有路径的时序特性，测试路径的覆盖率理论上可以达到100%,从而保证时序验证的完备性；同时由于不需要测试向量，所以STA验证所需时间远小于门级仿真时间。RTL Functional Verification/Regression Function Verification Formal Verification Timing STA Report

静态时序分析(Static Timing Analysis)

STA的流程STA Flow RTL Domain Functional Simulation Synthesis Equivalence checking Scan Static Timing Analysis Testbench

Place

Clock Tree

Route

Sign Off

Gate-level Domain

Equivalence Checking

静态时序分析(Static Timing Analysis)

STA VS. RTL Simulation(1)RTL Simulation/Regression→Ensure correct functionality before synthesis→10×faster performance than gate sim Static Verification Orders of magnitude faster than gate level simulation Capacity for millions of gates Focus on the design not the vectors Analyze gate-level design exhaustively without vectors

静态时序分析(Static Timing Analysis)

STA VS. RTL Simulation(2)门级仿真缺点： 1、门级逻辑仿真对于验证电路时序的正确性在很大程度上依赖于测试向量的完备性，这一点也是最重要的一点。 2、为了得到较高的测试覆盖率，门级仿真需要大量的测试向量。 3、使得基于事件驱动的门级仿真需要耗费大量工作时间。、 4、由于深亚微米工艺的影响，通常需要在不同阶段进行多次网表仿真，如需要分别使用pre-layout,Estimated和post-layout等条件下的线延时模型。静态时序分析缺点： 1、无法验证电路功能的正确性，门级网表功能的正确性可以用门级仿真技术，也可以用形式验证技术。 2、静态时序分析只能有效地验证同步时序电路的正确性，对于大部分设计中可能包含的异步时序电路的时序验证，则必须通过门级仿真来保证其时序的正确性。因此，静态时序分析和门级仿真是从不同的侧重点来分析电路以保证电路的时序正确，他们是相辅相成的。对一个复杂的ASIC设计而言，这良种手段都应该使用，才能确保逻辑电路稳定可靠的工作。

静态时序分析(Static Timing Analysis)

STA的步骤1、把设计分解为不同的时序路径集合。 2、计算每条路径的延时信息。 3、检查所有路径的延时，分析时序约束是否可以满足。路径2 D Q D Q路径3 Z

路径1 A

REG1

REG2

CLK路径4

静态时序分析(Static Timing Analysis)

STA过程中定义的时序路径路径1:基本输入到内部时序单元的数据输入端路径2:内部时序单元的时钟输入端到下一个内部时序单元的数据输入端路径3:内部时序单元的数据输入端到基本输出端口路径4:基本输入端到基本输出端口

静态时序分析将整个设计分解为不同时序

路径的集合，每条路径都有一个起点和一个终点。时序路径的起点只能是设计的基本输入端口或内部时序单元如寄存器、锁存器的时钟输入端；时序路径的终点则只能是内部时序单元的数据输入端或设计的基本输出端口。

静态时序分析(Static Timing Analysis)

STA的目的静态时序分析的目的是保证设计中所有的以上路径，满足内部时序单元对建立时间和保持时间的要求。即无论起点是什么，信号都可以被及时地传递到该路径的终点，并且在电路正常工作所必需的时间段内保持恒定。

静态时序分析(Static Timing Analysis)

STA的几个基本概念信号到达时间(Arrival Time):简称AT,表示实际计算得到的信号到达逻辑电路中某一时序路径终点的绝对时间。它等于信号到达某路径起点的时间加上信号在该路径上的逻辑单元间传递的总和。要求到达时间(Required Arrival Time):简称RAT,表示电路正常工作的时序约束要求信号到达逻辑电路某一路径终点处的绝对时间。时间余量(slack):表示在逻辑电路的某一时序路径终点处，要求到达时间与实际到达时间之间的差(RAT-AT),Slack的值表示该信号到达得是否太晚或太早。太早意味着该时序电路单元的建立时间不满足，太晚则意味着该时序电路单元的保持时间不满足。

静态时序分析(Static Timing Analysis)

STA检查的主要内容––––建立时间和保持时间；门控时钟检查；数据恢复(recovery)和数据移除(removal)检查时钟脉冲宽度检查

这些检查大致可以氛围三类：对时序单元的检查，对时钟的检查，对组合逻辑的检查。在这些所要做的检查中，大部分都比较容易理解。我们着重介绍建立时间检查、保持时间检查、门控时钟的建立时间和保持时间检查。在这些检查涉及到存储单元的时候，我们只介绍

静态时序分析(Static Timing Analysis)

STA Vs Event SimulationEvent Driven Timing simulation STA

Vector Generation Design Coverage Runtime Capacity

Required Vector dependent(limited) coverage Takes several days/weeks of CPU time Can run out of memory for multimillion designs No special features for timing analysis

Not Required Vector independent exhaustive coverage Analyzes multimillion gate design in hours Can easil …… 此处隐藏：2596字，全部文档内容请下载后查看。喜欢就下载吧 ……