《计算机组成原理》主干考试复习 2013秋

《计算机组成原理》主干课程考试考前辅导

一、题型和分值

选择题 5*3=15

填空题 5*3=15

计算题 3*10=30

问答题 3*9=27

综合分析题 1*13=13

二、考点和典型例题（蓝色为小题考点，绿色为大题考点）

第1讲：计算机系统概论

计算机的分类 p1

计算机的性能指标 p5

计算机的硬件 p5-11

冯 诺依曼型计算机主要由哪几个功能部件组成？简述它们的主要功能。 答：冯 诺依曼型计算机的硬件主要有：1）运算器，主要功能是进行加、减、乘、除等算术运算，除此之外，还可以进行逻辑运算，因此通常称为ALU（算术逻辑运算部件）；2）存储器，其功能是存储程序和数据信息；3）控制器，向计算机各部件发出控制信息的部件，其功能：控制指令的读出、解释和执行、中断事件的处理等；4）输入/输出(I/O)设备，其功能是输入程序和有关的数据，输出计算机的有关信息及运算结果等；5）适配器： 其作用相当于一个转换器，它可以保证外围设备用计算机系统特性所要求的形式发送或接收信息。 计算机系统的层次结构 p13-14

计算机系统是一个由硬件、软件组成的多级层次结构，由下至上各层级分别是：微程序设计级、一般机器级、操作系统级、汇编语言级、高级语言级。 软件与硬件的逻辑等价性 p14

随着大规模集成电路技术的发展和软件硬化的趋势，计算机系统的软、硬件界限已经变得模糊了。任何操作可以由软件来实现，也可以由硬件来实现；任何指令的执行可以由硬件完成，也可以由软件来完成。这就叫“软件与硬件的逻辑等价性”。例如原来通过编制程序实现的整数乘除法指令，现在改为直接由硬件完成。

第2讲：数据与文字的表示方法

数据格式 p16-19 (不要求IEEE754标准的浮点数格式)

数的机器码表示 p19-22

不同机器码之间的转换

用8位（含符号位）机器码表示整数，能表示的最大正整数和最

小负整数分别 原、反 -127~+127 ；补 、移 -128~+127

浮点数规格化 p18

若浮点数据格式中阶码的基数已确定，且尾数采用规格化表示法，

则浮点数表示数的范围取决于浮点数阶码的位数，而精度则取决

于尾数的位数。

右规和左规：太大右规，太小左规

补 01.0111011 –>右规：00.1011101（1） ；10.1111011 –>右规：11.0111101（1） 补 00.0111011 –>左规：00.1110110 ；11.1111011 –>左规：11.0110000 校验码 p26

第3讲：定点加、减、乘、除法运算

补码加法 p26-27

补码减法 p27-28

溢出概念与检测方法 p28-30

课本 p 29-30[例17]、[例18]

*基本的二进制加法/减法器p30-31

*阵列乘法器 p31-34

*并行除法器 p40-43

第4讲：定点运算器的组成

逻辑运算 p44-46

课本[例24]、[例25]、[例26]、[例27]

*多功能算术/逻辑运算单元 p46-50

内部总线 p51

定点运算器的基本结构p51-53

第5讲：浮点运算与浮点运算流水线

浮点加法、减法运算 p53-56

课本 [例28]

*浮点乘法、除法运算 p56-58

浮点运算流水线p58-61

第6讲：存储器概述与SRAM存储器

存储器分类 p65-66

存储器分级p66

多级存储器体系结构及各级存储器承担的职能。

主存储器的技术指标 p66-67

SRAM存储器 p67-70

通常存储器利用三组信号线与外部打交道，这三组信号线分别是地址线、控制线和数据线。

第7讲：DRAM存储器

*DRAM存储位元的记忆原理 p70-71

DRAM芯片的逻辑结构 p71-72

主存读/写周期、刷新周期 p72-73

DRAM存储器刷新操作的两种方式。

答：刷新操作有两种刷新方式：

（1）集中式刷新：DRAM利用一段固定时间，依次对存储器所有行逐行刷新一遍，在此期间停止对存储器的访问。

（2）分散式刷新：每一行的刷新插入到正常的读/写周期之中，即每隔一段时间刷新一行，刷新时同样不准访问存储器。

存储器容量的扩充 p73-75

有一个512K×16位的存储器，由128K×8位DRAM芯片构成。DRAM芯片有

信号控制端。CPU的控制信号为R/(读/写)。问 和

1） 该存储器能存储多少个字节的信息？

2） 总共需要多少DRAM芯片？需要多少位地址作芯片选择？

3） 画出该存储器同CPU连接的组成逻辑框图。

解： 1）该存储器能存储的信息为：219x 16 b/ 8= 1MB 。

2）（512K / 128K）×（16 / 8）= 8（片）；

采用字位同时扩展，512K / 128K =4，故需要2位地址作为芯片选择。 3）

*高级的DRAM结构 p75-78

第8讲：并行存储器

*双端口存储器 p86-88

多模块交叉存储器 p89-91

课本的例题5 p91

第9讲：cache存储器

cache基本原理 p92-94

课本p94 [例6]

有Cache时的CPU访存平均周期tA：tA=h×tc +(1-h)×tm

访问效率：e tc tA

解题思路：h-> tA->e

CPU执行某段程序，其中在cache中完成存取的次数为6600次，在主存中完成存取的次数为400，已知cache和主存的存取周期分别为60ns、300ns，求cache的命中率(保留4位小数)和平均访问时间(保留2位小数)。

解:1）cache的命中率h =Nc/(Nc+Nm)= 6600 /（6600+400）=0.9429

2）平均访问时间 t …… 此处隐藏：2313字，全部文档内容请下载后查看。喜欢就下载吧 ……