2011年数字电路期末考试试卷

时间：2025-05-14

数电期末考试试卷原题

一、选择题（每题2分，共10题） 1: 在N进制中，字符N的取值范围为：（）

A．0 ~ N B．1 ~ N C．1 ~ N -1 D．0 ~ N-1

2：下列各门电路符号中，不属于基本门电路的是（）

图2201

3．与CT4000系列相对应的国际通用标准型号为。 A.CT74S肖特基系列 B. CT74LS低功耗肖特基系列 C.CT74L低功耗系列 D. CT74H高速系列 4、十线—四线编码器所用的输出代码为（）码。 A 余3码 B 格雷码 C 8421BCD D 5421BCD 5：下列消除竞争—冒险的方法中错误的是（）。 A 修改逻辑设计 B 引入封锁脉冲 C 加滤波电容 D 以上都不对

6：已知R、S是或非门构成的基本RS触发器的输入端，则约束条件为( )。 A RS=0 B R+S=1 C RS=l D R+S=0

7. N个触发器可以构成最大计数长度（进制数）为( )的计数器。 A.N B.2N C.N2 D.2N 8．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用( )个触发器。

A.2 B.3 C.4 D.10

9．8位移位寄存器，串行输入时经（）个脉冲后，8位数码全部移入寄存器中。

A.1 B.2 C.4 D.8 10：不适合对高频信号进行A/D转换的是（）。

A 并联比较型 B 逐次逼近型 C 双积分型 D 不能确定

二、填空题（每题1分，共10题）

1: 数字信号的特点是（）。其高电平和低电平常用（）和（）来表示。 2：如图2501所示是某函数的卡诺图，其最简与或式为 ( ) ，最简与非式为

（）。

数电期末考试试卷原题

图号 2501

3．对CMOS逻辑门，未使用的输入端应当按逻辑要求接 ( ) 或接 ( ) ，而不允许 ( ) 。

4：四路数据分配器有（）个数据输入端, （）个地址端, （）个输出端。 5：只考虑两个一位二进制数的相加而不考虑来自低位进位数的运算电路称为（）。 6：把JK触发器转换为T’触发器的方法是( )。

7：集成计数器的级联方式有（）和（）两种方式。

8．由四位移位寄存器构成的顺序脉冲发生器可产生（）个顺序脉冲。

9：随机存取存储器按结构分可分为 ( ) 和 ( )。

10：四舍五入和只舍不入两种量化方法中，量化误差小的方法是( )。

三、判断题（每题1分，共10题）

1：（） 2：逻辑函数Y AB AB BC BC 已是最简与或表达式。（） 3．普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。（） 4：只用两片4选1数据选择器就可以构成一个8选1数据选择器。 ( ) 5：四个全加器可以组成一个串行进位的四位数加法器。（） 6：计数器的模是指构成计数器的触发器的个数。（） 7．时序电路不含有记忆功能的器件。（）

8．对于随机存储器,如果字数够用而位数不够用，可采用位扩展法。（）

9：采用四舍五入量化误差分析时，A/D转换过程中最小量化单位与量化误差是相等的。（）

10：约束项就是逻辑函数中不允许出现的变量取值组合，用卡诺图化简时，可将约束项当作

1，也可当作 0。（）

四、分析题（每题10分，共6题） 1：写出下面逻辑图的最简与或表达式。

图 1

2、根据图3307所示的CMOS电路功能扩展，试分析、写出Y1～Y2的逻辑表达式。已知电源电压

VDD=10V，二极管的正向导通压降为0.7V。

数电期末考试试卷原题

(a) (b) 图5 3：利用74138译码器和门电路实现三人表决电路。

4：用74LS160设计同步31进制计数器。

5：分析如图7209所示时序电路的逻辑功能，试写出：