数字电路课件,阎石著。

54LS160A / 74LS160A 中文数据手册

Data Sheet

规 范 表 符 号 参

电源电压

输出高电平电流

输出低电平电流 数 名 称VCC 单 位 V 最 小 典 型 最 大 -400 μA mA 748 参 数 值 IOH IOL

BDTIC Semiconductor

fCK 时钟频率 025MHz （CKtW tW（CR A·B·C· ts 建立时间 EP，ET20ns

置数 20

th 维持时间 0ns TA 工作温度 ℃ 74070 参数值 符 号 参 数 名 称单位测 试 条件 最小典型最大VIH 输入高电平电压 2V54LS160A0.7 VIL 输入低电平电压 V74LS160A0.8-1.5 V VCC =最小 II =-18mAVCD 输入钳位电压

54LS160A2.5 3.4VCC =最小 VIH =2V VOH 输出高电平电压 V 74LS160AIOH =-400μAVIL=最大 IOL=4mA VCC =最小54， VOL 输出低电平电压VIOL=8mAVIL=最大 VIH=2V70.5P1最大输入数据或赋能

mAVCC =最大 VI =7V II电压时的置数、时钟或赋能 T 输入电流 清除 0.1数据或赋能 P输入高电 IμA VCC =最大 VI =2.7V置数、时钟或赋能 T IH 平电流 清除 20 数据或赋能 P 输入低电 IIL 置数、时钟或赋能 TmA VCC =最大 VI =0.4V平电流 清除 -0.4I短路输出电流 -15-100mAVCC =最大 OS I高电平输出电源电流 VCC =最大 注 1 CCH

VCC =最大 注 2 ICCL 低电平输出电源电流

VCC =最大 fMAX 最大时针频率

tPLH（到输出）2035 从（输入）时钟nstPHL行波进位 t时钟（置数输入为 1324PLH任一个 Q ns

tPHL高电平） CL=15pF t时钟（置数输入为 PLH任一个 Q RL=2k ns tPHL 低电平）

tPLH914使能 T 行波进位nstPHL tPHL 清除 任一个 Q28ns 注 1：ICCH的测量条件是负载输入先接高电平，后接低电平，其他输入为高电平，所有输出开路；

BDTIC Semiconductor

注 2：ICCL的测量条件是时钟输入先接低电平，后接高电平，其他输入为低电平，所有输出开路。

说 明 该电路为内部超前进位的高速十进制可预置同步计数器，它由四个 D 型触发器和若

干 门电路构成，具有计数、预置存数、禁止、异步清除等功能，该电路采用同时控制所有触

这样，当有计数赋能输入和内部选通指令时，输出的变化就相 发 器的方法以实现同步工作。

这种同步计数方式消除了非同步计数所产生的计数输出尖峰脉冲，缓冲时钟输入在 互 一致。

时 钟输入波形的上升沿（正跃变）上触发四个触发器。 这种计数器是可编程的，即输出端可以出现任一个电平（或高或低均可）。若预置在同 步 状态，在负载输入端加进一个低电平，就禁止计数，并在下一个时钟脉冲出现之后，使输 出与 所建立的数据一致，而与赋能输入电平无关。由于清除功能是非同步的，不管时钟、负 载或赋 能输入端的电平如何，只要在清除端加低电平，可将所有四个触发器的输出置零。。 超前进位

路供n位同步计数器作级联之用，而不需外加选通，它是借助两个计数赋能 输入端和一个行波进位输出端来实现这一功能的。两个计数赋能输入端（P和T）必须为高 电平才能计数，

且输入端T必须正反馈，以使行波进位输出端赋能(允许操作)，于是被赋能 的行波进位将产 一高电平输出脉冲，其持续时间近似等于QA输出的高电平部分，这个高 电平就溢出行波进 位脉冲，以使相继的级联级赋能。不管时钟输入端的电平如何，都允许赋 能输入端P或T产生高电平到低电平的跃变。 本电路有完全独立的时钟电路，控制输入端(赋能 端 P、T 或清除端)的变化虽然可改变

工作方式，但直到时钟控制产生之前，它都是没有影响的。计数器的功能((无论是赋能、禁 止、加负载还是计数)只受是否满足稳定的建立时间和维持时间这个条件所支配。

LS160A采用了全新的设计，它最小的维持时间可小至 0ns并且减少了输入电流IIH和IIL。

该电路有如下特点:.

·用于快速计数的内部超前进位 ·用于 n 位级联的进位输出 ·同步计数 ·同步编码 ·有负载控制线 ·二极管钳位输出

BDTIC Semiconductor

BDTIC Semiconductor