SDH_SONET网络同步分层结构的时钟标准及测试方法

SSU/BITS，来自内部的线路卡或系统中的其他时钟卡。根据产品的目标应用和部署区域，DPLL需要符合相应的时钟规范，如 Telcordia GR-1244 CORE、Telcordia GR-253-CORE 或 ITU G.813。DPLL 需能够提供一组重要特性，包括：

* 无中断参考时钟切换：如果 DPLL 锁定的参考时钟失败，DPLL 将锁定到另一个可用的参考时钟上，且不会在其输出上出现相位扰动。

* 保持模式：DPLL 连续计算锁定参考时钟的平均频率。如果参考时钟失败，且没有其他参考时钟可用，DPLL 将转入保持模式，并根据计算的平均值产生一个输出时钟。保持稳定性取决于 DPLL 平均算法的分辨率和用作该 DPLL 主时钟的振荡器的频率稳定度。

* 参考时钟监测：DPLL 需要连续监测其输入参考时钟的质量。如果 DPLL锁定的参考时钟恶化(消失或频率漂移)，DPLL将发出报警(中断)并切换到另一个有效参考时钟。

* 窄环带宽：DPLL 可被视为一个相位噪声滤波器。环路带宽越窄，相位噪声衰减越好。一些规范，如 G.813，明确规定了环路带宽。其他标准，包括

图6：典型相位噪声转移测试结果。GR-253-CORE，则通过漂移转移要求隐含规定了窄环带宽规范。理想情况下，DPLL 应具备可编程环路带宽，从而可以将时钟卡方便地用于各种应用。

* 高抖动和漂移容差：DPLL 应能够容许其输入上有较大相位噪声而仍能保持同步。

成本最低且最简单的时钟卡设计方法是使用一个能够保证时钟性能需求的、现成的单片 DPLL。另外一种选择是使用有些晶体振荡器厂商提供的一种混合模块 DPLL。但是，模块方法一般要比单片 DPLL方法贵很多，并且要求更大的电路板面积，功率也更大。第三种选择是开发一种自行研发的 DPLL。这种策略风险很大，因为即使拥有自主研发时钟专家，要开发一种符合时钟规范的 DPLL仍需要一个很长的开发周期，其中包括很多反复。表1对这三种方法进行了比较。

线路卡

如图 3 所示，每个线路卡具有一个 DPLL，后跟一个模拟 PLL(APLL)。DPLL用于实现活动时钟和冗余时钟之间的无中断切换，提供短时间内时钟的持续，例如当活动时钟意外消失，而系统未检测到活动参考时钟失败，并切换，锁定于提供冗余参考时钟的线路卡 DPLL 之前。一个线路卡 DPLL需要有一个晶体