第20章 门电路和组合逻辑电路--2

§ 20.6 组合逻辑电路的分析和设计分析和设计逻辑电路，需要讨论它的输出变 量与输入变量之间的关系。逻辑函数可用下 列四种方法表示：逻辑表达式、逻辑状态表、 卡诺图和逻辑图。 1、组合逻辑电路的分析 已知逻辑图 写逻辑式 化简或变换 列逻 辑状态表 分析逻辑功能

例 20.6.1 分析下图的逻辑功能& A B Y2 A

. A .B&

. .

&

Y1

A B

.

.&

Y

Y3 B A B

. .

(1) 写出逻辑表达式

Y = Y2 Y3 = A . AB .B .AB

(2) 应用逻辑代数化简

Y = A .AB .B . AB= A .AB +B .AB = A .AB +B .AB

反演律

= A . (A+B) +B . (A+B)= AB +AB

反演律

(3) 列逻辑状态表 A 0 0 1 1 B Y

0 1 0 1

0 1 1 0

Y= AB +AB =A BA B =1 逻辑符号

逻辑式 Y

(4) 分析逻辑功能 输入相同输出为“0”,输入相异输出为“1”,

称为“异或”逻辑关系。这种电路称“异或” 门。

例 20.6.2 分析下图的逻辑功能

AB

.

&

.1

A .B

&

&

Y

A1

A B B化简

(1) 写出逻辑式 Y = AB AB = AB +AB

.

(2) 列逻辑状态表 A 0 0 1 1 B Y

Y= AB +AB

逻辑式

0 1 0 1

1 0 0 1

=A B =A BA B=1 逻辑符号

Y

(3) 分析逻辑功能

输入相同输出为“1”,输入相异输出为“0”, 称为“判一致电路”(“同或门”) ,可用于判断各 输入端的状态是否相同。

2、组合逻辑电路的设计已知逻辑要求 列逻辑状态表 写逻辑式 化简或变换 画逻辑图 例：试设计一逻辑电路供三人(A、B、C)表决使 用。每人有一电键，如果他赞成，就按电键，表示 “1”;如果不赞成，不按电键表示“0”。表决结果 用指示灯表示，如果多数赞成，则指示灯亮，Y=1; 反之则不亮，Y=0。

解

(1)由题意列出逻辑状态表

注意： 输入为A、B、C有八种组合。

逻辑状态表 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 0 0 0 1 0 1 1 1

(2)由逻辑状态表写出逻辑式

a、取Y=1列逻辑式b、对每一种组合，输 入变量都是“与”的逻辑 关系。如果输入变量为 “1”,则取输入变量本身 (如A);如果输入变量 为“0”,则取其反量(如 A )。而后取乘积项。

c、各种组合之间，是或的逻辑关系，故取以 上各乘积项之和。由此，可写出逻辑式：

Y AB C ABC ABC ABC(3)变换和化简逻辑式 Y ABC ABC ABC ABC ABC ABC AB(C C ) AC ( B B ) BC ( A A) AB AC BC

(4)由逻辑式画出逻辑图

Y AB AC BC AB C ( A B )

Y AB AC BC AB C ( A B)A

B 1 C A 在集成电路中， 与非门作为基本元件 之一。试用与非门构 B 成逻辑图。 Y AB BC CA C

1

Y

Y

AB BC CA AB BC CA

例 某单位举行军民联欢会，军人持红票入场，群众持黄票入场，持

绿票的军民均可入场。设计此功能逻辑图。

[解] 设变量： A=1 军人，列逻辑状态表A0 0 0 0 1 1 1 1

A=0 群众， BC=00 红票， BC=01 黄票， BC=10 绿票， BC=11 无票。BC 00 01 11 10 A 1 0 1 1 1 1

BC00 01 10 11 00 01 10 11

Y0 1 1 0 1 0 1 0

Y A BC AC BC ABC ( A B )C ( A B )C ( A B )C ( A B) C

§ 20.7 加法器在数字系统中，尤其是在计算机的数字系统中， 二进制加法器是基本部件之一。 一、半加器

所谓“半加”,就是只求本位的和，暂不管 低位送来的进位数，即半加逻辑状态表 A 0 0 B 0 1 C 0 0 S 0 1

其中A和B都是加数 S是本位相加之和(半加数) C是产生的进位数S AB B A A B

1 1

0 1

0 1

1 0

由逻辑状态表可 写出逻辑式：

C AB AB

S AB B A A B C AB AB由逻辑式可画出逻辑图， B & 半加器逻辑图(b) 1 C A B CO

A

=1

S

AB

S

C

SC

半加器逻辑图(a)

半加器图形符号

二、全加器当多位数相加时，半加器可用于最低位求和，并给出 进位数，第二位的相加有两个待加数A和B,还有一个来自前 面的进位数Ci-1,这三个数相加得出本位和数(全加和数)S和 进位数Ci,这种就是全加。

全加器是一种将低位送来的进位数连同本位上的两个 二进制数三者一起求和的组合逻辑电路。 设：低位向本位进位 Ci-1 本位和 S 本位加数 A、B;

本位向高位进位 Ci

全加逻辑状态表 Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Ci 0 0 0 1 0 1 1 1 S 0 1 1 0 1 0 0 1

逻辑式 S C i 1 AB C i 1 AB Ci 1 A B Ci 1 AB C i 1 A B) Ci 1( A B) ( C i 1( A B) Ci 1( A B ) Ci 1 A B Ci C i 1 AB Ci 1 AB Ci 1 AB Ci 1 AB AB Ci 1( A B)

逻辑式 S Ci 1 A B

Ci AB Ci 1 ( A B)AB& CO =1 ∑

逻辑图Ci-1 A B∑∑

Ci-1 A B≥1

S Ci

S

A B

CO Ci-1(A B)

CO AB

Ci

逻辑符号A B Ci-1CI∑

A S Ci B

∑ CO

S

Ci

CO

S A B Ci AB